无线电工程
無線電工程
무선전공정
RADIO ENGINEERING OF CHINA
2014年
2期
17-20
,共4页
QC-LDPC码%抑制短环构造%不可分层%FPGA
QC-LDPC碼%抑製短環構造%不可分層%FPGA
QC-LDPC마%억제단배구조%불가분층%FPGA
QC-LDPC codes%circle-cancellmethod%non-layered%FPGA
针对抑制短环法构造的不可分层QC-LDPC码无法采用部分并行译码结构的问题，基于FPGA设计了一种新型的分层译码器。实验仿真证明：相对于传统的分层译码算法，改进后的译码算法具有更好的性能表现。选用Altera公司Strtix II系列的EP2S60F484C3器件，实现码长为2048、码率为3/4的（3，12）的不可分层QC-LDPC码分层译码器的布局布线，综合优化。译码器在90 MHz的工作频率下，最大译码迭代次数为5时，吞吐量可达到93?85 Mbps。
針對抑製短環法構造的不可分層QC-LDPC碼無法採用部分併行譯碼結構的問題，基于FPGA設計瞭一種新型的分層譯碼器。實驗倣真證明：相對于傳統的分層譯碼算法，改進後的譯碼算法具有更好的性能錶現。選用Altera公司Strtix II繫列的EP2S60F484C3器件，實現碼長為2048、碼率為3/4的（3，12）的不可分層QC-LDPC碼分層譯碼器的佈跼佈線，綜閤優化。譯碼器在90 MHz的工作頻率下，最大譯碼迭代次數為5時，吞吐量可達到93?85 Mbps。
침대억제단배법구조적불가분층QC-LDPC마무법채용부분병행역마결구적문제，기우FPGA설계료일충신형적분층역마기。실험방진증명：상대우전통적분층역마산법，개진후적역마산법구유경호적성능표현。선용Altera공사Strtix II계렬적EP2S60F484C3기건，실현마장위2048、마솔위3/4적（3，12）적불가분층QC-LDPC마분층역마기적포국포선，종합우화。역마기재90 MHz적공작빈솔하，최대역마질대차수위5시，탄토량가체도93?85 Mbps。
Because the non-layered QC-LDPC codes which constructed through circle-cancellmethod can't use partly parallel structure,a new layered-decoding structure based on FPGA is proposed in this paper.The simulation results show that the performance of the improved decoding algorithm is better,compared with the traditional layered decoding algorithm. The design for 2048 code length, 3/4 code rate,(3,12) non-layered QC-LDPC codes can be completed under Strtix II EP2S60F484C3 FPGA of Altera,Inc.When the clock frequency is 90 MHz and the maximum iteration number is 5,the decoding throughput can be up to 93.85 Mbps.
