中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2012年
10期
37-40,48
,共5页
锁相环%低功耗%低噪声
鎖相環%低功耗%低譟聲
쇄상배%저공모%저조성
Phase-locked loop ( PLL )%Low Power%Low Noise
本文描述了一种低功耗低噪声大带宽锁相环路（PLL）,给出了锁相环各组成单元模块的设计思路及电路结构。设计采用CMOS0.35μm工艺。压控振荡器的电源电压为3V,工作在900MHz-2GHz,典型功耗为3.4mW。电路占芯片上面积为450X400μm。
本文描述瞭一種低功耗低譟聲大帶寬鎖相環路（PLL）,給齣瞭鎖相環各組成單元模塊的設計思路及電路結構。設計採用CMOS0.35μm工藝。壓控振盪器的電源電壓為3V,工作在900MHz-2GHz,典型功耗為3.4mW。電路佔芯片上麵積為450X400μm。
본문묘술료일충저공모저조성대대관쇄상배로（PLL）,급출료쇄상배각조성단원모괴적설계사로급전로결구。설계채용CMOS0.35μm공예。압공진탕기적전원전압위3V,공작재900MHz-2GHz,전형공모위3.4mW。전로점심편상면적위450X400μm。
A low power low noise phase-locked loop ( PLL ) is described.The PLL is designed, simulated, and laid out in a 0.35 μ m CMOS technology. The PLL operates from a 3V supply while consuming is 3.4mW and occupies an active area of 450X400 μ m.
