商洛学院学报
商洛學院學報
상락학원학보
JOURNAL OF SHANGLUO UNIVERSITY
2013年
2期
15-18,52
,共5页
Verilog语言%ModelSim软件%偶数次分频%奇数次分频
Verilog語言%ModelSim軟件%偶數次分頻%奇數次分頻
Verilog어언%ModelSim연건%우수차분빈%기수차분빈
介绍Verilog在数字电路设计中特别是分频器中的应用以及它相对的优越性.基于现在常用的计数器设计思想,具体给出了任意偶数次分频和任意奇数次分频的可重复使用的Verilog代码,通过了EDA软件ModelSim的仿真验证,得到了ASIC的RTL结构图.两段代码给其他数字逻辑电路设计人员提供了现成的设计模版,可以大大减少设计时间.
介紹Verilog在數字電路設計中特彆是分頻器中的應用以及它相對的優越性.基于現在常用的計數器設計思想,具體給齣瞭任意偶數次分頻和任意奇數次分頻的可重複使用的Verilog代碼,通過瞭EDA軟件ModelSim的倣真驗證,得到瞭ASIC的RTL結構圖.兩段代碼給其他數字邏輯電路設計人員提供瞭現成的設計模版,可以大大減少設計時間.
개소Verilog재수자전로설계중특별시분빈기중적응용이급타상대적우월성.기우현재상용적계수기설계사상,구체급출료임의우수차분빈화임의기수차분빈적가중복사용적Verilog대마,통과료EDA연건ModelSim적방진험증,득도료ASIC적RTL결구도.량단대마급기타수자라집전로설계인원제공료현성적설계모판,가이대대감소설계시간.
