微电子学
微電子學
미전자학
MICROELECTRONICS
2013年
1期
14-18
,共5页
邵明坤%池保勇%贾海昆%王志华
邵明坤%池保勇%賈海昆%王誌華
소명곤%지보용%가해곤%왕지화
模拟基带电路%可配置增益%CMOS
模擬基帶電路%可配置增益%CMOS
모의기대전로%가배치증익%CMOS
实现了一个带宽和增益可配置、高线性度、低噪声的模拟基带电路,可应用于77 GHzCMOS毫米波雷达接收机.电路包括一个带宽可配置的5阶巴特沃斯低通滤波器模块、三个可编程增益放大器模块以及三个直流失调消除环路.增益范围为18～70 dB,增益步进为6 dB；带宽为200 kHz～2 MHz;噪声系数最小为24 dB；输出1-dB压缩点为5.1 dBm,在最高增益时,IIP3为-52dBm；功耗为14.6 mA@1 V.电路采用65 nm CMOS工艺实现,芯片面积为1.2×0.93 (mm2).
實現瞭一箇帶寬和增益可配置、高線性度、低譟聲的模擬基帶電路,可應用于77 GHzCMOS毫米波雷達接收機.電路包括一箇帶寬可配置的5階巴特沃斯低通濾波器模塊、三箇可編程增益放大器模塊以及三箇直流失調消除環路.增益範圍為18～70 dB,增益步進為6 dB；帶寬為200 kHz～2 MHz;譟聲繫數最小為24 dB；輸齣1-dB壓縮點為5.1 dBm,在最高增益時,IIP3為-52dBm；功耗為14.6 mA@1 V.電路採用65 nm CMOS工藝實現,芯片麵積為1.2×0.93 (mm2).
실현료일개대관화증익가배치、고선성도、저조성적모의기대전로,가응용우77 GHzCMOS호미파뢰체접수궤.전로포괄일개대관가배치적5계파특옥사저통려파기모괴、삼개가편정증익방대기모괴이급삼개직류실조소제배로.증익범위위18～70 dB,증익보진위6 dB；대관위200 kHz～2 MHz;조성계수최소위24 dB；수출1-dB압축점위5.1 dBm,재최고증익시,IIP3위-52dBm；공모위14.6 mA@1 V.전로채용65 nm CMOS공예실현,심편면적위1.2×0.93 (mm2).
