信息安全与通信保密
信息安全與通信保密
신식안전여통신보밀
CHINA INFORMATION SECURITY
2012年
12期
82-84
,共3页
可测性设计%扫描链%内建自测试%边界扫描
可測性設計%掃描鏈%內建自測試%邊界掃描
가측성설계%소묘련%내건자측시%변계소묘
design for testability%scan chain%build-in self-test%boundary-scan
针对高复杂度芯片的生产制造缺陷难以进行充分测试的难题，文中将Mentor公司的4款可测性设计软件集成到芯片前端设计开发流程中，构建相应的设计开发环境。基于此开发环境设计AES算法硬件单元的过程表明，可测试性设计工具能相互配合，很好地支持复杂电路，辅助设计人员正确生成存储器内建白测试电路、边界扫描电路、内部扫描链等多种测试电路，提高了电路的可测试性。
針對高複雜度芯片的生產製造缺陷難以進行充分測試的難題，文中將Mentor公司的4款可測性設計軟件集成到芯片前耑設計開髮流程中，構建相應的設計開髮環境。基于此開髮環境設計AES算法硬件單元的過程錶明，可測試性設計工具能相互配閤，很好地支持複雜電路，輔助設計人員正確生成存儲器內建白測試電路、邊界掃描電路、內部掃描鏈等多種測試電路，提高瞭電路的可測試性。
침대고복잡도심편적생산제조결함난이진행충분측시적난제，문중장Mentor공사적4관가측성설계연건집성도심편전단설계개발류정중，구건상응적설계개발배경。기우차개발배경설계AES산법경건단원적과정표명，가측시성설계공구능상호배합，흔호지지지복잡전로，보조설계인원정학생성존저기내건백측시전로、변계소묘전로、내부소묘련등다충측시전로，제고료전로적가측시성。
The manufacturing defect of high-complexity chip is hard in carrying out sufficient test. 4 Mentor Graphics DFT tools are used to improve the integrated circuits front development process, and thus to form a design environment for testability. The design process of AES hardware unit in dicates that these DFT tools could well support the development of high-complexity chip, help designer automatically generate various kinds of testable circuits, such as memory BIST circuit, internal scan circuit and boundary scan circuit, and thus greatly improve the testability of the circuitry.
