电子科技
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전자과기
IT AGE
2012年
5期
38-40,43
,共4页
信号完整性%源同步时序%Cadence
信號完整性%源同步時序%Cadence
신호완정성%원동보시서%Cadence
SI%source synchronous timing%Cadence
根据源同步的一些基本问题,在Cadence仿真环境下,对源同步时序进行仿真,仿真结果表明,设计能满足噪声容限和过冲,仿真后的可知数据线和时间的延时约为0.3 ns,满足源同步系统设计要求。
根據源同步的一些基本問題,在Cadence倣真環境下,對源同步時序進行倣真,倣真結果錶明,設計能滿足譟聲容限和過遲,倣真後的可知數據線和時間的延時約為0.3 ns,滿足源同步繫統設計要求。
근거원동보적일사기본문제,재Cadence방진배경하,대원동보시서진행방진,방진결과표명,설계능만족조성용한화과충,방진후적가지수거선화시간적연시약위0.3 ns,만족원동보계통설계요구。
As the clock frequency becoming more and more high,the PCB design has become more and more complex,and signal Integrity simulation becomes more and more important.In this paper,according to the source synchronization of some basic issues in the Cadence simulation environment,simulate the source synchronous timing,and get simulation process and results.
