电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2013年
8期
135-137
,共3页
程刚%白忠臣%王超%秦水介
程剛%白忠臣%王超%秦水介
정강%백충신%왕초%진수개
带隙基准源%电源抑制比%PSRR%反馈
帶隙基準源%電源抑製比%PSRR%反饋
대극기준원%전원억제비%PSRR%반궤
介绍一种基于CSMC0.5 μm工艺的低温漂高电源抑制比带隙基准电路.本文在原有Banba带隙基准电路的基础上,通过采用其源共栅电流镜结构和引入负反馈环路的方法,大大提高了整体电路的电源抑制比.Spectre仿真分析结果表明:在-40～100℃的温度范围内,输出电压摆动仅为1.7 mV,在低频时达到100 dB以上的电源抑制比(PSRR),整个电路功耗仅仅只有30 μA.可以很好地应用在低功耗高电源抑制比的LDO芯片设计中.
介紹一種基于CSMC0.5 μm工藝的低溫漂高電源抑製比帶隙基準電路.本文在原有Banba帶隙基準電路的基礎上,通過採用其源共柵電流鏡結構和引入負反饋環路的方法,大大提高瞭整體電路的電源抑製比.Spectre倣真分析結果錶明:在-40～100℃的溫度範圍內,輸齣電壓襬動僅為1.7 mV,在低頻時達到100 dB以上的電源抑製比(PSRR),整箇電路功耗僅僅隻有30 μA.可以很好地應用在低功耗高電源抑製比的LDO芯片設計中.
개소일충기우CSMC0.5 μm공예적저온표고전원억제비대극기준전로.본문재원유Banba대극기준전로적기출상,통과채용기원공책전류경결구화인입부반궤배로적방법,대대제고료정체전로적전원억제비.Spectre방진분석결과표명:재-40～100℃적온도범위내,수출전압파동부위1.7 mV,재저빈시체도100 dB이상적전원억제비(PSRR),정개전로공모부부지유30 μA.가이흔호지응용재저공모고전원억제비적LDO심편설계중.
