西安邮电学院学报
西安郵電學院學報
서안유전학원학보
JOURNAL OF XI’AN INSTITUTE OF POSTS AND TELECOMMUNICATIONS
2013年
3期
52-55
,共4页
图像放缩%线性插值%FPGA%流水线
圖像放縮%線性插值%FPGA%流水線
도상방축%선성삽치%FPGA%류수선
针对通用目的的图像缩放处理器对硬件资源要求较高的问题,提出一种占用资源较少的图像缩放硬件实现方案.根据线性插值算法进行图像缩放的硬件设计,其中行、列的插值运算共用一套运算电路,且该运算电路采用流水线结构来实现,从而在减少电路面积的同时提高缩放的速度.采用Design Compiler工具对电路进行综合,之后下载到Virtex XC6VLX550T FPGA芯片上进行验证.综合验证结果表明该方案与Catmull_Rom三次样条插值法设计相比,速度相当,但电路面积减少了4/5.
針對通用目的的圖像縮放處理器對硬件資源要求較高的問題,提齣一種佔用資源較少的圖像縮放硬件實現方案.根據線性插值算法進行圖像縮放的硬件設計,其中行、列的插值運算共用一套運算電路,且該運算電路採用流水線結構來實現,從而在減少電路麵積的同時提高縮放的速度.採用Design Compiler工具對電路進行綜閤,之後下載到Virtex XC6VLX550T FPGA芯片上進行驗證.綜閤驗證結果錶明該方案與Catmull_Rom三次樣條插值法設計相比,速度相噹,但電路麵積減少瞭4/5.
침대통용목적적도상축방처리기대경건자원요구교고적문제,제출일충점용자원교소적도상축방경건실현방안.근거선성삽치산법진행도상축방적경건설계,기중행、렬적삽치운산공용일투운산전로,차해운산전로채용류수선결구래실현,종이재감소전로면적적동시제고축방적속도.채용Design Compiler공구대전로진행종합,지후하재도Virtex XC6VLX550T FPGA심편상진행험증.종합험증결과표명해방안여Catmull_Rom삼차양조삽치법설계상비,속도상당,단전로면적감소료4/5.
