计算机应用
計算機應用
계산궤응용
COMPUTER APPLICATION
2013年
2期
450-454,459
,共6页
高级加密标准%现场可编程门阵列%密钥扩展%加密%解密
高級加密標準%現場可編程門陣列%密鑰擴展%加密%解密
고급가밀표준%현장가편정문진렬%밀약확전%가밀%해밀
为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案.该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享.该电路在Xilinx Virtex-V系列的FPGA上实现,硬件资源消耗为1871 slice、4 RAM.结果表明,在最高工作频率173.904 MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2 119/1 780/1534 Mb·s-1.该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网.
為瞭進一步提高高級加密標準(AES)算法在現場可編程門陣列(FPGA)上的硬件資源使用效率,提齣一種可支持密鑰長度128/192/256位串行AES加解密電路的實現方案.該設計採用複閤域變換實現字節乘法求逆,同時實現列混閤與逆列混閤的資源共享以及三種AES算法密鑰擴展共享.該電路在Xilinx Virtex-V繫列的FPGA上實現,硬件資源消耗為1871 slice、4 RAM.結果錶明,在最高工作頻率173.904 MHz時,密鑰長度128/192/256位AES加解密吞吐率分彆可達2 119/1 780/1534 Mb·s-1.該設計吞吐率/硬件資源比值較高,且適用支持韆兆以太網.
위료진일보제고고급가밀표준(AES)산법재현장가편정문진렬(FPGA)상적경건자원사용효솔,제출일충가지지밀약장도128/192/256위천행AES가해밀전로적실현방안.해설계채용복합역변환실현자절승법구역,동시실현렬혼합여역렬혼합적자원공향이급삼충AES산법밀약확전공향.해전로재Xilinx Virtex-V계렬적FPGA상실현,경건자원소모위1871 slice、4 RAM.결과표명,재최고공작빈솔173.904 MHz시,밀약장도128/192/256위AES가해밀탄토솔분별가체2 119/1 780/1534 Mb·s-1.해설계탄토솔/경건자원비치교고,차괄용지지천조이태망.
