微型机与应用
微型機與應用
미형궤여응용
MICROCOMPUTER & ITS APPLICATIONS
2013年
10期
26-28
,共3页
FPGA%锁相环%线阵CCD
FPGA%鎖相環%線陣CCD
FPGA%쇄상배%선진CCD
线阵CCD的驱动电路设计是决定CCD成像质量的关键技术之一.在对TCD 1706D线阵CCD驱动时序分析的基础上,利用FPGA实现了线阵CCD的工作频率为10 MHz的驱动电路设计.利用Quartus Ⅱ软件自带的PLL IP核生成系统工作频率,通过Verilog语言对硬件电路进行描述,采用Moore有限状态机实现驱动信号之间的相位关系.通过Quartus Ⅱ软件平台,对设计的时序电路进行仿真,并在示波器中显示了直径为0.16 mm的漆包线的成像波形.实验结果表明,该方法能够满足TCD1706D线阵CCD工作频率为10 MHz的要求.
線陣CCD的驅動電路設計是決定CCD成像質量的關鍵技術之一.在對TCD 1706D線陣CCD驅動時序分析的基礎上,利用FPGA實現瞭線陣CCD的工作頻率為10 MHz的驅動電路設計.利用Quartus Ⅱ軟件自帶的PLL IP覈生成繫統工作頻率,通過Verilog語言對硬件電路進行描述,採用Moore有限狀態機實現驅動信號之間的相位關繫.通過Quartus Ⅱ軟件平檯,對設計的時序電路進行倣真,併在示波器中顯示瞭直徑為0.16 mm的漆包線的成像波形.實驗結果錶明,該方法能夠滿足TCD1706D線陣CCD工作頻率為10 MHz的要求.
선진CCD적구동전로설계시결정CCD성상질량적관건기술지일.재대TCD 1706D선진CCD구동시서분석적기출상,이용FPGA실현료선진CCD적공작빈솔위10 MHz적구동전로설계.이용Quartus Ⅱ연건자대적PLL IP핵생성계통공작빈솔,통과Verilog어언대경건전로진행묘술,채용Moore유한상태궤실현구동신호지간적상위관계.통과Quartus Ⅱ연건평태,대설계적시서전로진행방진,병재시파기중현시료직경위0.16 mm적칠포선적성상파형.실험결과표명,해방법능구만족TCD1706D선진CCD공작빈솔위10 MHz적요구.
