电子与信息学报
電子與信息學報
전자여신식학보
JOURNAL OF ELECTRONICS & INFORMATION TECHNOLOGY
2014年
8期
2010-2015
,共6页
集成电路(IC)%静态功耗优化%整数规划%启发式算法
集成電路(IC)%靜態功耗優化%整數規劃%啟髮式算法
집성전로(IC)%정태공모우화%정수규화%계발식산법
Integrated Circuit (IC)%Leakage power optimization%Integer programming%Heuristic algorithm
进入深亚微米集成电路设计阶段,静态功耗所占整体功耗的比例快速增大,使之成为当前设计流程中的关键优化步骤.该文提出一种适用于门级网表的混合式静态功耗优化方法.该方法结合了整数规划和启发式算法,以减小电路时序裕量的方式换取电路静态功耗的改善.整体优化流程从一个满足时序约束的设计开始,首先利用整数规划为网表中的逻辑门单元寻找一个较低静态功耗的最优替换单元;其次结合当前所用门单元和最优替换单元的物理和电学参数,按优先级方式逐层替换电路中所有的逻辑门节点;最后利用启发式方法修复可能出现的最大延时违规情况.整体优化流程将在上述步骤中不断迭代直至无法将现有时序裕量转换为功耗的改善.针对通用测试电路的实验结果表明,采用该方法优化后电路静态功耗平均减小10％以上,最高达26％;与其它方法相比,该方法不仅大幅降低了功耗,而且避免了优化后电路最大延时的过度恶化,其最大延时违反量小于5 ps.
進入深亞微米集成電路設計階段,靜態功耗所佔整體功耗的比例快速增大,使之成為噹前設計流程中的關鍵優化步驟.該文提齣一種適用于門級網錶的混閤式靜態功耗優化方法.該方法結閤瞭整數規劃和啟髮式算法,以減小電路時序裕量的方式換取電路靜態功耗的改善.整體優化流程從一箇滿足時序約束的設計開始,首先利用整數規劃為網錶中的邏輯門單元尋找一箇較低靜態功耗的最優替換單元;其次結閤噹前所用門單元和最優替換單元的物理和電學參數,按優先級方式逐層替換電路中所有的邏輯門節點;最後利用啟髮式方法脩複可能齣現的最大延時違規情況.整體優化流程將在上述步驟中不斷迭代直至無法將現有時序裕量轉換為功耗的改善.針對通用測試電路的實驗結果錶明,採用該方法優化後電路靜態功耗平均減小10％以上,最高達26％;與其它方法相比,該方法不僅大幅降低瞭功耗,而且避免瞭優化後電路最大延時的過度噁化,其最大延時違反量小于5 ps.
진입심아미미집성전로설계계단,정태공모소점정체공모적비례쾌속증대,사지성위당전설계류정중적관건우화보취.해문제출일충괄용우문급망표적혼합식정태공모우화방법.해방법결합료정수규화화계발식산법,이감소전로시서유량적방식환취전로정태공모적개선.정체우화류정종일개만족시서약속적설계개시,수선이용정수규화위망표중적라집문단원심조일개교저정태공모적최우체환단원;기차결합당전소용문단원화최우체환단원적물리화전학삼수,안우선급방식축층체환전로중소유적라집문절점;최후이용계발식방법수복가능출현적최대연시위규정황.정체우화류정장재상술보취중불단질대직지무법장현유시서유량전환위공모적개선.침대통용측시전로적실험결과표명,채용해방법우화후전로정태공모평균감소10％이상,최고체26％;여기타방법상비,해방법불부대폭강저료공모,이차피면료우화후전로최대연시적과도악화,기최대연시위반량소우5 ps.
