计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2014年
8期
268-272
,共5页
现场可编程门阵列%祖冲之算法%硬件实现%进位保留加法器%mod(231-1)加法器
現場可編程門陣列%祖遲之算法%硬件實現%進位保留加法器%mod(231-1)加法器
현장가편정문진렬%조충지산법%경건실현%진위보류가법기%mod(231-1)가법기
Field Programmable Gate Array (FPGA)%ZUC algorithm%hardware implementation%carry-save adder%mod (231-1) adder
为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法.利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod(231-1)加法器,实现祖冲之算法关键路径中多次mod(231-1)加法运算.使用QuaausⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用减少了近23％,单位面积的吞吐量提高了25.9％,可以在减少芯片硬件资源占用的同时快速实现ZUC算法.
為在現場可編程門陣列(FPGA)平檯上更高效地實現祖遲之算法,提齣一種新的硬件實現方法.利用祖遲之算法的迭代特性、併行特性以及模加的性質,減少加法器的使用數量,包括使用資源佔用少、延時少的簡單加法器替代資源佔用多、延時長的進位保留加法器以及mod(231-1)加法器,實現祖遲之算法關鍵路徑中多次mod(231-1)加法運算.使用QuaausⅡ與ISE軟件進行瞭倣真驗證,結果錶明,該方法在芯片資源佔用僅為305箇slice的情況下達到瞭5.322 Gb/s的吞吐量,與目前已有的最優實現方法相比,芯片資源佔用減少瞭近23％,單位麵積的吞吐量提高瞭25.9％,可以在減少芯片硬件資源佔用的同時快速實現ZUC算法.
위재현장가편정문진렬(FPGA)평태상경고효지실현조충지산법,제출일충신적경건실현방법.이용조충지산법적질대특성、병행특성이급모가적성질,감소가법기적사용수량,포괄사용자원점용소、연시소적간단가법기체대자원점용다、연시장적진위보류가법기이급mod(231-1)가법기,실현조충지산법관건로경중다차mod(231-1)가법운산.사용QuaausⅡ여ISE연건진행료방진험증,결과표명,해방법재심편자원점용부위305개slice적정황하체도료5.322 Gb/s적탄토량,여목전이유적최우실현방법상비,심편자원점용감소료근23％,단위면적적탄토량제고료25.9％,가이재감소심편경건자원점용적동시쾌속실현ZUC산법.
