电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2014年
13期
155-157
,共3页
m序列%信号发生器%FPGA%Verilog
m序列%信號髮生器%FPGA%Verilog
m서렬%신호발생기%FPGA%Verilog
m sequence%signal generator%FPGA%Verilog
m序列是一种伪随机序列(PN码),广泛用于数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域.基于FPGA与Verilog硬件描述语言设计并实现了一种数据率按步进可调、低数据误码率、反馈多项式为f(x)=1+x2+x3+x4+x8的m序列信号发生器.系统时钟为20 MHz,m序列信号发生器输出的数据率为20～100 kbps,通过2个按键实现20 kbps步进可调与系统复位,输出误码率小于1％.
m序列是一種偽隨機序列(PN碼),廣汎用于數據白譟化、去白譟化、數據傳輸加密、解密等通信、控製領域.基于FPGA與Verilog硬件描述語言設計併實現瞭一種數據率按步進可調、低數據誤碼率、反饋多項式為f(x)=1+x2+x3+x4+x8的m序列信號髮生器.繫統時鐘為20 MHz,m序列信號髮生器輸齣的數據率為20～100 kbps,通過2箇按鍵實現20 kbps步進可調與繫統複位,輸齣誤碼率小于1％.
m서렬시일충위수궤서렬(PN마),엄범용우수거백조화、거백조화、수거전수가밀、해밀등통신、공제영역.기우FPGA여Verilog경건묘술어언설계병실현료일충수거솔안보진가조、저수거오마솔、반궤다항식위f(x)=1+x2+x3+x4+x8적m서렬신호발생기.계통시종위20 MHz,m서렬신호발생기수출적수거솔위20～100 kbps,통과2개안건실현20 kbps보진가조여계통복위,수출오마솔소우1％.
