电视技术
電視技術
전시기술
TV ENGINEERING
2014年
19期
101-104,119
,共5页
HEVC%FPGA%整数DCT%适应不同TU块
HEVC%FPGA%整數DCT%適應不同TU塊
HEVC%FPGA%정수DCT%괄응불동TU괴
HEVC%FPGA%integer DCT%adaptive to different TU sizes
新一代视频编码标准(High Efficiency Video Coding,HEVC)中整数DCT编码支持大小从4×4到32×32的TU块,运算量巨大.通过优化MCM单元来减少运算量,通过硬件电路复用来减少硬件资源消耗,同时使用转置模块来加速流水线,并且能适应各种不同大小的TU块.实验代码通过Verilog HDL编写,并在Ahera Arria GX EP1AGX90EF1152C FPGA上综合.结果表明,该结构等待时延最多为32个时钟周期,每个时钟周期能处理32个采样点,在184 MHz的时钟频率下,能实时处理60 f/s(帧/秒)的UHD(Ultra-High-Definition 7 680×4 320)视频信号.
新一代視頻編碼標準(High Efficiency Video Coding,HEVC)中整數DCT編碼支持大小從4×4到32×32的TU塊,運算量巨大.通過優化MCM單元來減少運算量,通過硬件電路複用來減少硬件資源消耗,同時使用轉置模塊來加速流水線,併且能適應各種不同大小的TU塊.實驗代碼通過Verilog HDL編寫,併在Ahera Arria GX EP1AGX90EF1152C FPGA上綜閤.結果錶明,該結構等待時延最多為32箇時鐘週期,每箇時鐘週期能處理32箇採樣點,在184 MHz的時鐘頻率下,能實時處理60 f/s(幀/秒)的UHD(Ultra-High-Definition 7 680×4 320)視頻信號.
신일대시빈편마표준(High Efficiency Video Coding,HEVC)중정수DCT편마지지대소종4×4도32×32적TU괴,운산량거대.통과우화MCM단원래감소운산량,통과경건전로복용래감소경건자원소모,동시사용전치모괴래가속류수선,병차능괄응각충불동대소적TU괴.실험대마통과Verilog HDL편사,병재Ahera Arria GX EP1AGX90EF1152C FPGA상종합.결과표명,해결구등대시연최다위32개시종주기,매개시종주기능처리32개채양점,재184 MHz적시종빈솔하,능실시처리60 f/s(정/초)적UHD(Ultra-High-Definition 7 680×4 320)시빈신호.
