计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2014年
9期
295-299
,共5页
现场可编程门阵列%Verilog语言%多路视频合成%去噪%中值滤波%实时性
現場可編程門陣列%Verilog語言%多路視頻閤成%去譟%中值濾波%實時性
현장가편정문진렬%Verilog어언%다로시빈합성%거조%중치려파%실시성
Field Programmable Gate Array( FPGA)%Verilog language%multi-channel video compositing%de-noising%median filtering%real-time
在嵌入式视频处理领域，针对视频实时性要求高的特点，提出一种基于现场可编程门阵列( FPGA)的多路视频合成和去噪方法，包含四路视频合成一路视频的具体实现方案，以及对合成后的一路视频进行中值滤波的去噪算法，使用 DDR2 SDRAM 作为视频的帧缓存，设计中值滤波算法的硬件结构和逻辑结构。系统设计采用Verilog语言进行描述，并在Xilinx的FPGA上进行逻辑综合和硬件测试。实验结果表明，该方法利用FPGA实现了硬件并行和流水线技术，可保证视频的实时处理。
在嵌入式視頻處理領域，針對視頻實時性要求高的特點，提齣一種基于現場可編程門陣列( FPGA)的多路視頻閤成和去譟方法，包含四路視頻閤成一路視頻的具體實現方案，以及對閤成後的一路視頻進行中值濾波的去譟算法，使用 DDR2 SDRAM 作為視頻的幀緩存，設計中值濾波算法的硬件結構和邏輯結構。繫統設計採用Verilog語言進行描述，併在Xilinx的FPGA上進行邏輯綜閤和硬件測試。實驗結果錶明，該方法利用FPGA實現瞭硬件併行和流水線技術，可保證視頻的實時處理。
재감입식시빈처리영역，침대시빈실시성요구고적특점，제출일충기우현장가편정문진렬( FPGA)적다로시빈합성화거조방법，포함사로시빈합성일로시빈적구체실현방안，이급대합성후적일로시빈진행중치려파적거조산법，사용 DDR2 SDRAM 작위시빈적정완존，설계중치려파산법적경건결구화라집결구。계통설계채용Verilog어언진행묘술，병재Xilinx적FPGA상진행라집종합화경건측시。실험결과표명，해방법이용FPGA실현료경건병행화류수선기술，가보증시빈적실시처리。
In the field of embedded video processing,due to the critical real-time requirement of the video,this paper proposes an FPGA-based multi-channel video compositing and de-noising method. This paper contains concrete realization scheme that four-channel video is combined to one-channel video and de-noising algorithm of median filtering to one-channel video. The video is buffered by DDR2 SDRAM,and the hardware structure and logic structure of median filtering algorithm are demonstrated. The Verilog language is used to describe the overall system design,and a logic synthesis and hardware test is implemented on Xilinx FPGA. Experimental results show that the design uses the FPGA ’ s hardware parallelism and pipeline technology,and the performance of real-time processing for the video is entirely achieved.
