电子与封装
電子與封裝
전자여봉장
EIECTRONICS AND PACKAGING
2012年
8期
26-29
,共4页
布局%布线%时钟树%串扰%时序分析%时序优化
佈跼%佈線%時鐘樹%串擾%時序分析%時序優化
포국%포선%시종수%천우%시서분석%시서우화
采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程.文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍.同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求.
採用0.18μm及以下工藝設計高性能的VLSI芯片麵臨著諸多挑戰,如特徵呎吋縮小帶來的互聯線效應、信號完整性對芯片時序帶來的影響、時序收斂因為多箇設計變量的相互信賴而變得相噹複雜,使芯片版圖設計師需深入介入物理設計,選用有效的EDA工具,結閤電路特點開髮有針對性的後耑設計流程.文章介紹瞭採用Cadence公司Soc Encounter後耑工具對基于0.18μm工藝的ASIC芯片後耑設計過程,分為後耑設計前的數據準備、佈跼規劃、電源設計、單元放置及優化、時鐘樹綜閤、佈線等幾箇階段進行瞭重點介紹.同時攷慮到深亞微米工藝下的互聯線效應,介紹瞭如何預防串擾問題,以及在整箇佈跼佈線過程中如何保證芯片的時序能夠滿足設計要求.
채용0.18μm급이하공예설계고성능적VLSI심편면림착제다도전,여특정척촌축소대래적호련선효응、신호완정성대심편시서대래적영향、시서수렴인위다개설계변량적상호신뢰이변득상당복잡,사심편판도설계사수심입개입물리설계,선용유효적EDA공구,결합전로특점개발유침대성적후단설계류정.문장개소료채용Cadence공사Soc Encounter후단공구대기우0.18μm공예적ASIC심편후단설계과정,분위후단설계전적수거준비、포국규화、전원설계、단원방치급우화、시종수종합、포선등궤개계단진행료중점개소.동시고필도심아미미공예하적호련선효응,개소료여하예방천우문제,이급재정개포국포선과정중여하보증심편적시서능구만족설계요구.
