电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2014年
20期
79-81,85
,共4页
数字锁相环%鉴相器%带阻滤波器%FPGA
數字鎖相環%鑒相器%帶阻濾波器%FPGA
수자쇄상배%감상기%대조려파기%FPGA
DPLL%phase detector%band-stop-filter%FPGA
本文提出了一种新型的高精度数字锁相环(DPL)技术,以一个改进的鉴相器(PD)环节代替常用的二阶通用积分器构成的PD环节,为了抑制该方法在同步信号频率上引入的二次谐波干扰,本文分析了引入谐波的原因,提出针对同步信号频率二次谐波的带阻滤波器,并研究了基于FPGA的数字锁相环实现方法.该方法锁相精度高,速度快,结构简单,计算量较小.仿真和实验结果表明该方法是有效可行的.
本文提齣瞭一種新型的高精度數字鎖相環(DPL)技術,以一箇改進的鑒相器(PD)環節代替常用的二階通用積分器構成的PD環節,為瞭抑製該方法在同步信號頻率上引入的二次諧波榦擾,本文分析瞭引入諧波的原因,提齣針對同步信號頻率二次諧波的帶阻濾波器,併研究瞭基于FPGA的數字鎖相環實現方法.該方法鎖相精度高,速度快,結構簡單,計算量較小.倣真和實驗結果錶明該方法是有效可行的.
본문제출료일충신형적고정도수자쇄상배(DPL)기술,이일개개진적감상기(PD)배절대체상용적이계통용적분기구성적PD배절,위료억제해방법재동보신호빈솔상인입적이차해파간우,본문분석료인입해파적원인,제출침대동보신호빈솔이차해파적대조려파기,병연구료기우FPGA적수자쇄상배실현방법.해방법쇄상정도고,속도쾌,결구간단,계산량교소.방진화실험결과표명해방법시유효가행적.
