科学时代
科學時代
과학시대
SCIENTIFIC EPOCH
2014年
24期
269-272
,共4页
Quartus%II 6.0%除法器设计%CPLD/FPGA
Quartus%II 6.0%除法器設計%CPLD/FPGA
Quartus%II 6.0%제법기설계%CPLD/FPGA
随着EDA技术、CPLD/FPGA的迅猛发展以及相关软件的日益成熟，利用计算机来设计计算机成为一种行之有效且势在必行的新方式。本文基于Quartus II 6.0的图形设计方式，辅助Verilog HDL语言，以封装的基本逻辑单元为基础设计了4位定点除法器。仿真结果表明，本文设计的除法器能够完成预期的除法运算功能。
隨著EDA技術、CPLD/FPGA的迅猛髮展以及相關軟件的日益成熟，利用計算機來設計計算機成為一種行之有效且勢在必行的新方式。本文基于Quartus II 6.0的圖形設計方式，輔助Verilog HDL語言，以封裝的基本邏輯單元為基礎設計瞭4位定點除法器。倣真結果錶明，本文設計的除法器能夠完成預期的除法運算功能。
수착EDA기술、CPLD/FPGA적신맹발전이급상관연건적일익성숙，이용계산궤래설계계산궤성위일충행지유효차세재필행적신방식。본문기우Quartus II 6.0적도형설계방식，보조Verilog HDL어언，이봉장적기본라집단원위기출설계료4위정점제법기。방진결과표명，본문설계적제법기능구완성예기적제법운산공능。
