微电子学与计算机
微電子學與計算機
미전자학여계산궤
MICROELECTRONICS & COMPUTER
2015年
4期
31-34,39
,共5页
MIPS%流水线处理器%冲突%FPGA
MIPS%流水線處理器%遲突%FPGA
MIPS%류수선처리기%충돌%FPGA
MIPS%pipelined processor%hazards%FPGA
设计出了一种兼容M IPS指令集的32位六级流水线嵌入式处理器．六级流水线的划分平衡了各个阶段的任务．并详细介绍了数据冲突和控制冲突的解决方法．该处理器使用 FPGA 实现，在DE2芯片上的运行时钟频率可达81．7 M Hz ．最后给出了设计的综合结果，并对该设计进行了软件仿真和硬件验证．
設計齣瞭一種兼容M IPS指令集的32位六級流水線嵌入式處理器．六級流水線的劃分平衡瞭各箇階段的任務．併詳細介紹瞭數據遲突和控製遲突的解決方法．該處理器使用 FPGA 實現，在DE2芯片上的運行時鐘頻率可達81．7 M Hz ．最後給齣瞭設計的綜閤結果，併對該設計進行瞭軟件倣真和硬件驗證．
설계출료일충겸용M IPS지령집적32위륙급류수선감입식처리기．륙급류수선적화분평형료각개계단적임무．병상세개소료수거충돌화공제충돌적해결방법．해처리기사용 FPGA 실현，재DE2심편상적운행시종빈솔가체81．7 M Hz ．최후급출료설계적종합결과，병대해설계진행료연건방진화경건험증．
A 32‐bit embedded six‐stage pipelined processor is designed in this paper ,which is compatible with MIPS instruction set .The six stages make the task of each stage balanced .The solutions to data hazards and control hazards in detail are given out .The processor is implemented in FPGA ,and its clock frequency can be up to 81 .7 M Hz in DE2 development board . The comprehensive results of the design are presented , and the software simulation and hardware verification results prove the correctness of the design .
