电工技术学报
電工技術學報
전공기술학보
TRANSACTIONS OF CHINA ELECTROTECHNICAL SOCIETY
2015年
2期
172-179
,共8页
锁相环%全数字化%硬件化%现场可编程逻辑阵列
鎖相環%全數字化%硬件化%現場可編程邏輯陣列
쇄상배%전수자화%경건화%현장가편정라집진렬
Phase-locked loop%all-digital%full-hardware%field-programmable gate array(FPGA)
基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计.全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述.本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律.仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强.
基于FPGA/ASIC的全數字硬件化方案具有全定製性和併行性的優點,為瞭利用最小的硬件資源實現指定的繫統性能,需要對繫統性能指標和實現代價進行優化設計.全數字鎖相環性能指標函數是優化設計的前提,然而其卻無法在s域內被完備、準確地描述.本文在z域內建立包括峰值時間、調節時間及超調量的全數字硬件化鎖相環性能指標函數,指齣由于反饋滯後一拍特性使繫統的性能產生退化,然後定量地描述全數字硬件化鎖相環的性能指標退化規律.倣真和實驗結果錶明峰值時間的退化現象較弱,而調節時間和超調量的退化規律類似,等值線退化為開口嚮下的拋物線,使比例、積分繫數的耦閤加彊.
기우FPGA/ASIC적전수자경건화방안구유전정제성화병행성적우점,위료이용최소적경건자원실현지정적계통성능,수요대계통성능지표화실현대개진행우화설계.전수자쇄상배성능지표함수시우화설계적전제,연이기각무법재s역내피완비、준학지묘술.본문재z역내건립포괄봉치시간、조절시간급초조량적전수자경건화쇄상배성능지표함수,지출유우반궤체후일박특성사계통적성능산생퇴화,연후정량지묘술전수자경건화쇄상배적성능지표퇴화규률.방진화실험결과표명봉치시간적퇴화현상교약,이조절시간화초조량적퇴화규률유사,등치선퇴화위개구향하적포물선,사비례、적분계수적우합가강.
