中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2015年
5期
21-23,42
,共4页
FPGA%时钟偏移%延迟链
FPGA%時鐘偏移%延遲鏈
FPGA%시종편이%연지련
通常在使用FPGA综合工具进行综合设计时,将时钟信号配置在全局时钟网络上,可有效抑制时钟偏移现象.但是为了保证和专用集成电路的结构一致,或者受到锁相环数量的限制,需要采用触发器作为分频电路.这样不可避免的会导致主时钟和分频时钟之间的偏移(skew)过大.针对该问题,本文提出了一种时钟偏移的快速修复方法,该方法通过手动插入时钟延迟链、将时钟模块锁定在指定区域以及手动给时钟分配全局缓冲器(global buffer)等手段,精确控制主时钟和分频时钟的相对时延,从而达到减少两个时钟之间的偏移的目的,进而满足高速、高性能的设计要求,保证了电路的正常工作.
通常在使用FPGA綜閤工具進行綜閤設計時,將時鐘信號配置在全跼時鐘網絡上,可有效抑製時鐘偏移現象.但是為瞭保證和專用集成電路的結構一緻,或者受到鎖相環數量的限製,需要採用觸髮器作為分頻電路.這樣不可避免的會導緻主時鐘和分頻時鐘之間的偏移(skew)過大.針對該問題,本文提齣瞭一種時鐘偏移的快速脩複方法,該方法通過手動插入時鐘延遲鏈、將時鐘模塊鎖定在指定區域以及手動給時鐘分配全跼緩遲器(global buffer)等手段,精確控製主時鐘和分頻時鐘的相對時延,從而達到減少兩箇時鐘之間的偏移的目的,進而滿足高速、高性能的設計要求,保證瞭電路的正常工作.
통상재사용FPGA종합공구진행종합설계시,장시종신호배치재전국시종망락상,가유효억제시종편이현상.단시위료보증화전용집성전로적결구일치,혹자수도쇄상배수량적한제,수요채용촉발기작위분빈전로.저양불가피면적회도치주시종화분빈시종지간적편이(skew)과대.침대해문제,본문제출료일충시종편이적쾌속수복방법,해방법통과수동삽입시종연지련、장시종모괴쇄정재지정구역이급수동급시종분배전국완충기(global buffer)등수단,정학공제주시종화분빈시종적상대시연,종이체도감소량개시종지간적편이적목적,진이만족고속、고성능적설계요구,보증료전로적정상공작.
