西安工业大学学报
西安工業大學學報
서안공업대학학보
JOURNAL OF XI'AN TECHNOLOGICAL UNIVERSITY
2015年
6期
434-440
,共7页
异步 FIFO%现场可编程逻辑门阵列%跨时钟域%数据传输
異步 FIFO%現場可編程邏輯門陣列%跨時鐘域%數據傳輸
이보 FIFO%현장가편정라집문진렬%과시종역%수거전수
asynchronous FIFO%field programmable gate array%cross clock domain%data transmission
为了解决高速相机数据采集和处理速率的不匹配问题，利用现场可编程逻辑门阵列内部存储资源，研究了高速、大容量异步 FIFO 的工作原理，提出了异步 FIFO 工作中的亚稳态和空／满标识问题，采用 Verilog HDL 编写时序代码和 QuartusII 工具宏模块定制两种方法实现异步 FIFO．研究结果表明：当写入时钟为82 MHz，异步 FIFO 可实现的读出时钟为50 MHz，实现了高速数据采集和传输系统的跨时钟域处理．
為瞭解決高速相機數據採集和處理速率的不匹配問題，利用現場可編程邏輯門陣列內部存儲資源，研究瞭高速、大容量異步 FIFO 的工作原理，提齣瞭異步 FIFO 工作中的亞穩態和空／滿標識問題，採用 Verilog HDL 編寫時序代碼和 QuartusII 工具宏模塊定製兩種方法實現異步 FIFO．研究結果錶明：噹寫入時鐘為82 MHz，異步 FIFO 可實現的讀齣時鐘為50 MHz，實現瞭高速數據採集和傳輸繫統的跨時鐘域處理．
위료해결고속상궤수거채집화처리속솔적불필배문제，이용현장가편정라집문진렬내부존저자원，연구료고속、대용량이보 FIFO 적공작원리，제출료이보 FIFO 공작중적아은태화공／만표식문제，채용 Verilog HDL 편사시서대마화 QuartusII 공구굉모괴정제량충방법실현이보 FIFO．연구결과표명：당사입시종위82 MHz，이보 FIFO 가실현적독출시종위50 MHz，실현료고속수거채집화전수계통적과시종역처리．
In order to solve the image acquisition and mismatch transmission rate in high speed image acquisition system,the internal storage resources of FPGA is used and the principles of asynchronous FIFO is introduced to analyze the meta-stable state and full/empty signal to achieve asynchronous FIFO using Verilog HDL and QuartusII tools macro module.The results show that the cross clock domain of high speed data transmission is achieved,when the write clock is 82 MHz and the read clock is 50 MHz.
