计算机测量与控制
計算機測量與控製
계산궤측량여공제
COMPUTER MEASUREMENT & CONTROL
2015年
8期
2703-2705
,共3页
李丽斯%杨立杰%殷晔%安佰岳%刘康丽
李麗斯%楊立傑%慇曄%安佰嶽%劉康麗
리려사%양립걸%은엽%안백악%류강려
SDRAM%控制器%缓存
SDRAM%控製器%緩存
SDRAM%공제기%완존
SDRAM%controller%cache
数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneⅡ:EP2C35F484I8,使用verilog语言实现,通过Quartus1 1.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43％,在时钟相差小的情况下,利用率可以达到100％,符合系统设计需要.
數據通過採集模塊後需要進行緩存,然後再通過DMA寫入上位機,SDRAM存儲容量大,符閤大批量數據的存儲,FIFO可以在不同的速率下讀寫數據,根據兩者的優勢,本設計是基于SDRAM控製器實現的大容量緩存FIFO;繫統中FPGA採用Altera公司的CycloneⅡ:EP2C35F484I8,使用verilog語言實現,通過Quartus1 1.0編譯、綜閤、佈線後,時鐘能夠達到100 MHz;設計通過瞭倣真與驗證,在倣真驗證下,此大容量FIFO存儲速率達到43.6 MByte/s;設計已經成功用于實際環境中,輸入輸齣時鐘完全不確定的情況下,SDRAM的最低利用率是43％,在時鐘相差小的情況下,利用率可以達到100％,符閤繫統設計需要.
수거통과채집모괴후수요진행완존,연후재통과DMA사입상위궤,SDRAM존저용량대,부합대비량수거적존저,FIFO가이재불동적속솔하독사수거,근거량자적우세,본설계시기우SDRAM공제기실현적대용량완존FIFO;계통중FPGA채용Altera공사적CycloneⅡ:EP2C35F484I8,사용verilog어언실현,통과Quartus1 1.0편역、종합、포선후,시종능구체도100 MHz;설계통과료방진여험증,재방진험증하,차대용량FIFO존저속솔체도43.6 MByte/s;설계이경성공용우실제배경중,수입수출시종완전불학정적정황하,SDRAM적최저이용솔시43％,재시종상차소적정황하,이용솔가이체도100％,부합계통설계수요.
