华东理工大学学报：社会科学版
華東理工大學學報：社會科學版
화동리공대학학보：사회과학판
SOCIAL SCIENCES JOURNAL OF ECUST
2004年
6期
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二叉决策图 Verilog硬件描述语言 符号模拟
二扠決策圖 Verilog硬件描述語言 符號模擬
이차결책도 Verilog경건묘술어언 부호모의
BDD; Verilog HDL; symbolic simulation;
给出了一组从VerilogHDL到可符号执行代码的转换规则,并且提出了ProcessQueue机制。通过运用符号模拟的方法和二叉决策图技术,给出了一个RTL级的符号模拟系统的实现方法。本系统能够有效地对RTL级Verilog算法进行符号模拟,并且支持带有时间延迟的If结构的符号模拟。
給齣瞭一組從VerilogHDL到可符號執行代碼的轉換規則,併且提齣瞭ProcessQueue機製。通過運用符號模擬的方法和二扠決策圖技術,給齣瞭一箇RTL級的符號模擬繫統的實現方法。本繫統能夠有效地對RTL級Verilog算法進行符號模擬,併且支持帶有時間延遲的If結構的符號模擬。
급출료일조종VerilogHDL도가부호집행대마적전환규칙,병차제출료ProcessQueue궤제。통과운용부호모의적방법화이차결책도기술,급출료일개RTL급적부호모의계통적실현방법。본계통능구유효지대RTL급Verilog산법진행부호모의,병차지지대유시간연지적If결구적부호모의。
We present a set of rules, which can translate Verilog HDL specifications into executable symbolic codes, and a processQueue mechanism. We propose a method of implementing a symbolic simulation system which uses symbolic simulation and BDD. Our system can effectively simulate RTL Verilog, and support if-then-else structure with time delay.
