企业技术开发（下半月）
企業技術開髮（下半月）
기업기술개발（하반월）
Technological Development of Enterprise
2015年
18期
7-8
,共2页
带隙%电压基准%多输出%低功耗%亚阈值
帶隙%電壓基準%多輸齣%低功耗%亞閾值
대극%전압기준%다수출%저공모%아역치
文章提出了一种基于带隙原理的多路输出的基准电压电路设计。该电路采用标准CMOS工艺，工作电压为1.8～3.3 V，输出基准电压为1.5 V、1.1 V、0.9 V，温度系数为75.86 ppm/℃。由于采用了MOS管亚阈值原理，功耗低至4.29μW。在室温27℃和频率为10 Mhz处的电源抑制比为22.5 dB。
文章提齣瞭一種基于帶隙原理的多路輸齣的基準電壓電路設計。該電路採用標準CMOS工藝，工作電壓為1.8～3.3 V，輸齣基準電壓為1.5 V、1.1 V、0.9 V，溫度繫數為75.86 ppm/℃。由于採用瞭MOS管亞閾值原理，功耗低至4.29μW。在室溫27℃和頻率為10 Mhz處的電源抑製比為22.5 dB。
문장제출료일충기우대극원리적다로수출적기준전압전로설계。해전로채용표준CMOS공예，공작전압위1.8～3.3 V，수출기준전압위1.5 V、1.1 V、0.9 V，온도계수위75.86 ppm/℃。유우채용료MOS관아역치원리，공모저지4.29μW。재실온27℃화빈솔위10 Mhz처적전원억제비위22.5 dB。
