信息通信
信息通信
신식통신
Information & Communications
2015年
9期
73-74
,共2页
FPGA%信号延时%FIFO%SignalTapⅡ
FPGA%信號延時%FIFO%SignalTapⅡ
FPGA%신호연시%FIFO%SignalTapⅡ
针对信号延时器的设计,提出了基于FPGA和FIFO的延时器设计的方法,并分析了该系统的延时精度和稳定性.首先,运用Altera Quartus Ⅱ开发平台,采用Verilog HDL语言实现了设计;其次,借助于Quartus Ⅱ集成开发环境中提供的SignalTap Ⅱ嵌入式逻辑分析仪进行仿真和验证;最后,运用EP2C70F672C8芯片实现硬件电路,用信号发生器将波形输入并通过示波器观察其实际波形输出.试验结果表明:该方法可以实现信号延时,且设计相对简单,延时精度较高.
針對信號延時器的設計,提齣瞭基于FPGA和FIFO的延時器設計的方法,併分析瞭該繫統的延時精度和穩定性.首先,運用Altera Quartus Ⅱ開髮平檯,採用Verilog HDL語言實現瞭設計;其次,藉助于Quartus Ⅱ集成開髮環境中提供的SignalTap Ⅱ嵌入式邏輯分析儀進行倣真和驗證;最後,運用EP2C70F672C8芯片實現硬件電路,用信號髮生器將波形輸入併通過示波器觀察其實際波形輸齣.試驗結果錶明:該方法可以實現信號延時,且設計相對簡單,延時精度較高.
침대신호연시기적설계,제출료기우FPGA화FIFO적연시기설계적방법,병분석료해계통적연시정도화은정성.수선,운용Altera Quartus Ⅱ개발평태,채용Verilog HDL어언실현료설계;기차,차조우Quartus Ⅱ집성개발배경중제공적SignalTap Ⅱ감입식라집분석의진행방진화험증;최후,운용EP2C70F672C8심편실현경건전로,용신호발생기장파형수입병통과시파기관찰기실제파형수출.시험결과표명:해방법가이실현신호연시,차설계상대간단,연시정도교고.
