电子与封装
電子與封裝
전자여봉장
Electronics and Packaging
2015年
9期
29-32
,共4页
朱晓宇%居水荣%石乔林%李华
硃曉宇%居水榮%石喬林%李華
주효우%거수영%석교림%리화
采样保持%栅压自举%流水线ADC
採樣保持%柵壓自舉%流水線ADC
채양보지%책압자거%류수선ADC
sample and hold%bootstrapped switch%pipelined ADCs
设计了一种应用于8位100 MHz采样频率流水线ADC的采样保持电路。采用电容翻转的主体结构及下级板采样技术，设计了使用共源共栅密勒补偿的两级运放。在不影响性能的前提下提出对传统栅压自举采样开关的改进方案，减小了栅压自举开关的面积。该采样保持电路采用CSMC 0.18μm CMOS工艺，1.8 V电源电压进行设计。Spectre仿真并使用Matlab分析输出动态特性表明，电路达到了74.7 dB的无杂散动态范围（SFDR），信纳比（SINAD）为60.8 dB。
設計瞭一種應用于8位100 MHz採樣頻率流水線ADC的採樣保持電路。採用電容翻轉的主體結構及下級闆採樣技術，設計瞭使用共源共柵密勒補償的兩級運放。在不影響性能的前提下提齣對傳統柵壓自舉採樣開關的改進方案，減小瞭柵壓自舉開關的麵積。該採樣保持電路採用CSMC 0.18μm CMOS工藝，1.8 V電源電壓進行設計。Spectre倣真併使用Matlab分析輸齣動態特性錶明，電路達到瞭74.7 dB的無雜散動態範圍（SFDR），信納比（SINAD）為60.8 dB。
설계료일충응용우8위100 MHz채양빈솔류수선ADC적채양보지전로。채용전용번전적주체결구급하급판채양기술，설계료사용공원공책밀륵보상적량급운방。재불영향성능적전제하제출대전통책압자거채양개관적개진방안，감소료책압자거개관적면적。해채양보지전로채용CSMC 0.18μm CMOS공예，1.8 V전원전압진행설계。Spectre방진병사용Matlab분석수출동태특성표명，전로체도료74.7 dB적무잡산동태범위（SFDR），신납비（SINAD）위60.8 dB。
A sample and hold circuit for 8 bit 100 MSPS pipelined ADCs is presented. A two stage ampliifer with cascade miller compensation for the capacitor lfip around architecture and bottom plane sampling technique is used. The traditional bootstrapped switch is improved to reduce the area without impacting performance. The circuit is based on CSMC 0.18 μm CMOS process and simulated by Spectre. Dynamic parameters are analyzed with Matlab, which shows the SFDR is 74.7 dB and SINAD is 60.8 dB.
