电子器件
電子器件
전자기건
Chinese Journal of Electron Devices
2015年
5期
1022-1030
,共9页
集成电路ADC%设计技术%芯片面积%低功耗%有效位数
集成電路ADC%設計技術%芯片麵積%低功耗%有效位數
집성전로ADC%설계기술%심편면적%저공모%유효위수
ADC integrated circuit%design technology%chip size%low power%ENOB
采用逐次逼近方式设计了一个12 bit的超低功耗模数转换电路.为减小整个ADC的芯片面积、功耗和误差,提高有效位数,精确设计了该ADC的采样保持和高精度比较器的电路结构以及版图.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差DNL小到0.6 LSB、积分非线性误差INL只有0.63 LSB.整个ADC性能达到设计要求.
採用逐次逼近方式設計瞭一箇12 bit的超低功耗模數轉換電路.為減小整箇ADC的芯片麵積、功耗和誤差,提高有效位數,精確設計瞭該ADC的採樣保持和高精度比較器的電路結構以及版圖.採用0.18 μm CMOS工藝,該ADC的信譟比(SNR)為72 dB,有效位數(ENOB)為11.7 bit,該ADC的芯片麵積隻有0.36 mm2,典型的功耗僅為40 μW,微分非線性誤差DNL小到0.6 LSB、積分非線性誤差INL隻有0.63 LSB.整箇ADC性能達到設計要求.
채용축차핍근방식설계료일개12 bit적초저공모모수전환전로.위감소정개ADC적심편면적、공모화오차,제고유효위수,정학설계료해ADC적채양보지화고정도비교기적전로결구이급판도.채용0.18 μm CMOS공예,해ADC적신조비(SNR)위72 dB,유효위수(ENOB)위11.7 bit,해ADC적심편면적지유0.36 mm2,전형적공모부위40 μW,미분비선성오차DNL소도0.6 LSB、적분비선성오차INL지유0.63 LSB.정개ADC성능체도설계요구.
