电子器件
電子器件
전자기건
Chinese Journal of Electron Devices
2015年
5期
1008-1013
,共6页
模数转换器(ADC)%互补金属氧化物半导体(CMOS)%数字校准%时间交替
模數轉換器(ADC)%互補金屬氧化物半導體(CMOS)%數字校準%時間交替
모수전환기(ADC)%호보금속양화물반도체(CMOS)%수자교준%시간교체
ADC%CMOS%digital calibration%time interleaved
描述了一种改进计时的基于65 nm CMOS工艺的6 bit流水线模数转换器(ADC)实例.采用4个通道均由一个标有刻度的全动态流水线式二分查找(PLBS)架构,并在折叠前端采用基于25％工作周期的计时同步方案,可将ADC转换率提高至3Gsample/s,其功率损耗为4.1 mW.ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比(SNDR)分别为44.1 dB和31.2 dB.与类似高速ADC相比,该设计将PLBS架构的速度提高了60％,同时也提高了ADC的功率效率.模数转换器原型核心电路面积为250 μm× 120 μm.
描述瞭一種改進計時的基于65 nm CMOS工藝的6 bit流水線模數轉換器(ADC)實例.採用4箇通道均由一箇標有刻度的全動態流水線式二分查找(PLBS)架構,併在摺疊前耑採用基于25％工作週期的計時同步方案,可將ADC轉換率提高至3Gsample/s,其功率損耗為4.1 mW.ADC實測結果,在低輸入頻率條件下測得的無雜散動態範圍(SFDR)和信譟失真比(SNDR)分彆為44.1 dB和31.2 dB.與類似高速ADC相比,該設計將PLBS架構的速度提高瞭60％,同時也提高瞭ADC的功率效率.模數轉換器原型覈心電路麵積為250 μm× 120 μm.
묘술료일충개진계시적기우65 nm CMOS공예적6 bit류수선모수전환기(ADC)실례.채용4개통도균유일개표유각도적전동태류수선식이분사조(PLBS)가구,병재절첩전단채용기우25％공작주기적계시동보방안,가장ADC전환솔제고지3Gsample/s,기공솔손모위4.1 mW.ADC실측결과,재저수입빈솔조건하측득적무잡산동태범위(SFDR)화신조실진비(SNDR)분별위44.1 dB화31.2 dB.여유사고속ADC상비,해설계장PLBS가구적속도제고료60％,동시야제고료ADC적공솔효솔.모수전환기원형핵심전로면적위250 μm× 120 μm.
