现代电子技术
現代電子技術
현대전자기술
MODERN ELECTRONICS TECHNIQUE
2012年
8期
154-156
,共3页
布斯算法%部分积%9-2压缩%两级超前进位加法器
佈斯算法%部分積%9-2壓縮%兩級超前進位加法器
포사산법%부분적%9-2압축%량급초전진위가법기
设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18 b有符号或17 b无符号数的乘法运算.该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化.该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46 ns.
設計瞭一款嵌入FPGA的乘法器,該乘法器能夠滿足兩箇18 b有符號或17 b無符號數的乘法運算.該設計基于改進的佈斯算法,提齣瞭一種新的佈斯譯碼和部分積結構,併對9-2壓縮樹和超前進位加法器進行瞭優化.該乘法器採用TSMC 0.18μm CMOS工藝,其關鍵路徑延遲為3.46 ns.
설계료일관감입FPGA적승법기,해승법기능구만족량개18 b유부호혹17 b무부호수적승법운산.해설계기우개진적포사산법,제출료일충신적포사역마화부분적결구,병대9-2압축수화초전진위가법기진행료우화.해승법기채용TSMC 0.18μm CMOS공예,기관건로경연지위3.46 ns.
