计算机工程与应用
計算機工程與應用
계산궤공정여응용
COMPUTER ENGINEERING AND APPLICATIONS
2002年
16期
184-187
,共4页
李暾%李思昆%郭阳%刘功杰
李暾%李思昆%郭暘%劉功傑
리돈%리사곤%곽양%류공걸
Verilog并行模拟%模拟核心库%Verilog编译
Verilog併行模擬%模擬覈心庫%Verilog編譯
Verilog병행모의%모의핵심고%Verilog편역
并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法,支持并行模拟的HDL编译技术是其中的关键技术.文章提出了一种支持并行模拟的Verilog编译技术,编译器将Verilog描述转换成C++代码,最后与并行模拟核心库编译链接生成可执行并行程序.文章将主要介绍编译器构成、代码生成方法和并行模拟核心库,该技术已经在并行Verillog模拟器PraVer上实现.
併行HDL模擬是加速大型複雜的VLSI繫統模擬驗證的有效方法,支持併行模擬的HDL編譯技術是其中的關鍵技術.文章提齣瞭一種支持併行模擬的Verilog編譯技術,編譯器將Verilog描述轉換成C++代碼,最後與併行模擬覈心庫編譯鏈接生成可執行併行程序.文章將主要介紹編譯器構成、代碼生成方法和併行模擬覈心庫,該技術已經在併行Verillog模擬器PraVer上實現.
병행HDL모의시가속대형복잡적VLSI계통모의험증적유효방법,지지병행모의적HDL편역기술시기중적관건기술.문장제출료일충지지병행모의적Verilog편역기술,편역기장Verilog묘술전환성C++대마,최후여병행모의핵심고편역련접생성가집행병행정서.문장장주요개소편역기구성、대마생성방법화병행모의핵심고,해기술이경재병행Verillog모의기PraVer상실현.
