CAJ | 학술논문

文章采用化学气相沉积方法（CVD）在6英寸<100>晶向的重掺Sb硅衬底（0.01~0.02Ω·cm）上生长N/N+型硅外延片，采用SRP扩展电阻测试测试外延层过渡区宽度，傅里叶光谱仪测试外延层厚度，CV汞探针测试仪测试外延层电阻率；制备外延层厚度56μm、电阻率13Ω·cm的硅外延片，并通过展宽外延层过渡区由4μm增长至13μm，有效降低外延片串联电阻，从而实现VDMOS器件的导通电阻由4.37Ω降低至3.59Ω，VDMOS器件导通电阻降幅达到17.85%。
문장채용화학기상침적방법（CVD）재6영촌<100>정향적중참Sb규츤저（0.01~0.02Ω·cm）상생장N/N+형규외연편，채용SRP확전전조측시측시외연층과도구관도，부리협광보의측시외연층후도，CV홍탐침측시의측시외연층전조솔；제비외연층후도56μm、전조솔13Ω·cm적규외연편，병통과전관외연층과도구유4μm증장지13μm，유효강저외연편천련전조，종이실현VDMOS기건적도통전조유4.37Ω강저지3.59Ω，VDMOS기건도통전조강폭체도17.85%。