总线数据宽度可配置DDR传输的FPGA设计与实现
총선수거관도가배치DDR전수적FPGA설계여실현
The Design and Implementation of the Configurable Bus Data DDR Transmission in FPGA
  • 万方数据
    计算机工程与应用 계산궤공정여응용
    COMPUTER ENGINEERING AND APPLICATIONS
    2005年 12期 102-103,115 ,共3页

    刘勤让%邬江兴

    류근양%오강흥

    DDR FPGA 时序 DDR FPGA 時序
    DDR FPGA 시서
    随着FPGA开发规模和内部集成度的不断提升,FPGA通常需要控制多个外部芯片,导致FPGA的管脚资源在设计中变得越来越宝贵,文章给出了一种利用总线数据DDR传输的设计方式来减少管脚的使用,提出了一种总线宽度可配置的通用实现模块思想,并给出了详细的实现以及高速DDR设计中应该考虑的问题.
    수착FPGA개발규모화내부집성도적불단제승,FPGA통상수요공제다개외부심편,도치FPGA적관각자원재설계중변득월래월보귀,문장급출료일충이용총선수거DDR전수적설계방식래감소관각적사용,제출료일충총선관도가배치적통용실현모괴사상,병급출료상세적실현이급고속DDR설계중응해고필적문제.
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