计算机工程与应用
計算機工程與應用
계산궤공정여응용
COMPUTER ENGINEERING AND APPLICATIONS
2005年
30期
99-101
,共3页
低功耗%常系数乘法器%CSD编码%Wallace%Tree变数校正%DCT/IDCT变换
低功耗%常繫數乘法器%CSD編碼%Wallace%Tree變數校正%DCT/IDCT變換
저공모%상계수승법기%CSD편마%Wallace%Tree변수교정%DCT/IDCT변환
该文基于并行乘法器结构设计了一种新型的低功耗常系数乘法器.它采用了CSD(Canonical sign-digital)编码,Wallace Tree乘法算法,结合采用了截断处理,变数校正的优化技术,实现了一种适用于DCT/IDCT变换的常系数乘法器.该乘法器的输入字长为15bits(Q3格式)输出字长为15bits(Q3格式),常系数字长为15bits(Q14格式).采用SMIC0.18 um工艺进行综合,本设计的面积为13 974μm2,并在100MHz的时钟频率下功耗为0.69mw.通过与其它算法实现的乘法器进行分析与比较,说明了该设计在满足性能的同时,实现了较小的面积与较低的功耗.
該文基于併行乘法器結構設計瞭一種新型的低功耗常繫數乘法器.它採用瞭CSD(Canonical sign-digital)編碼,Wallace Tree乘法算法,結閤採用瞭截斷處理,變數校正的優化技術,實現瞭一種適用于DCT/IDCT變換的常繫數乘法器.該乘法器的輸入字長為15bits(Q3格式)輸齣字長為15bits(Q3格式),常繫數字長為15bits(Q14格式).採用SMIC0.18 um工藝進行綜閤,本設計的麵積為13 974μm2,併在100MHz的時鐘頻率下功耗為0.69mw.通過與其它算法實現的乘法器進行分析與比較,說明瞭該設計在滿足性能的同時,實現瞭較小的麵積與較低的功耗.
해문기우병행승법기결구설계료일충신형적저공모상계수승법기.타채용료CSD(Canonical sign-digital)편마,Wallace Tree승법산법,결합채용료절단처리,변수교정적우화기술,실현료일충괄용우DCT/IDCT변환적상계수승법기.해승법기적수입자장위15bits(Q3격식)수출자장위15bits(Q3격식),상계수자장위15bits(Q14격식).채용SMIC0.18 um공예진행종합,본설계적면적위13 974μm2,병재100MHz적시종빈솔하공모위0.69mw.통과여기타산법실현적승법기진행분석여비교,설명료해설계재만족성능적동시,실현료교소적면적여교저적공모.
