现代电子技术
現代電子技術
현대전자기술
MODERN ELECTRONICS TECHNIQUE
2007年
2期
189-191
,共3页
Logical Effort%深亚微米%延迟%逻辑门
Logical Effort%深亞微米%延遲%邏輯門
Logical Effort%심아미미%연지%라집문
介绍了一种对于包含较长互连线的CMOS电路的优化方法,该方法是在Logical Effort理论基础上加入互联电阻模型得到的.这是一种简单的延迟模型,非常适合于快速而又有效的手工计算.有助于快速的预测电路的最小延迟,并以此优化电路的结构和逻辑门的尺寸.通过仿真证明了,当逻辑结构不是简单的反相器时,一样可以通过带互联电阻模型的Logical Effort模型得到简单的优化方案.
介紹瞭一種對于包含較長互連線的CMOS電路的優化方法,該方法是在Logical Effort理論基礎上加入互聯電阻模型得到的.這是一種簡單的延遲模型,非常適閤于快速而又有效的手工計算.有助于快速的預測電路的最小延遲,併以此優化電路的結構和邏輯門的呎吋.通過倣真證明瞭,噹邏輯結構不是簡單的反相器時,一樣可以通過帶互聯電阻模型的Logical Effort模型得到簡單的優化方案.
개소료일충대우포함교장호련선적CMOS전로적우화방법,해방법시재Logical Effort이론기출상가입호련전조모형득도적.저시일충간단적연지모형,비상괄합우쾌속이우유효적수공계산.유조우쾌속적예측전로적최소연지,병이차우화전로적결구화라집문적척촌.통과방진증명료,당라집결구불시간단적반상기시,일양가이통과대호련전조모형적Logical Effort모형득도간단적우화방안.
