科技信息
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과기신식
SCIENTIFIC & TECHNICAL INFORMATION
2009年
35期
439-440
,共2页
直接数字频率合成(DDS)%FPGA%VHDL
直接數字頻率閤成(DDS)%FPGA%VHDL
직접수자빈솔합성(DDS)%FPGA%VHDL
本设计利用FPGA芯片实现直接频率合成器(简称DDS)系统电路的核心部分,采用VHDL硬件描述语言完成对DDS核心电路中各个模块的设计,并设计了与DDS系统相对应的外围硬件电路.这样设计的合成器能够利用8MHz的参考时钟信号合成出频率在0～500KHz的正弦波和余弦波.由于FPGA芯片具有现场可编程的特性,所设计的DDS能够根据不同的要求进行灵活改进,同时具有高集成度、运算速度快、低功耗的特点.
本設計利用FPGA芯片實現直接頻率閤成器(簡稱DDS)繫統電路的覈心部分,採用VHDL硬件描述語言完成對DDS覈心電路中各箇模塊的設計,併設計瞭與DDS繫統相對應的外圍硬件電路.這樣設計的閤成器能夠利用8MHz的參攷時鐘信號閤成齣頻率在0～500KHz的正絃波和餘絃波.由于FPGA芯片具有現場可編程的特性,所設計的DDS能夠根據不同的要求進行靈活改進,同時具有高集成度、運算速度快、低功耗的特點.
본설계이용FPGA심편실현직접빈솔합성기(간칭DDS)계통전로적핵심부분,채용VHDL경건묘술어언완성대DDS핵심전로중각개모괴적설계,병설계료여DDS계통상대응적외위경건전로.저양설계적합성기능구이용8MHz적삼고시종신호합성출빈솔재0～500KHz적정현파화여현파.유우FPGA심편구유현장가편정적특성,소설계적DDS능구근거불동적요구진행령활개진,동시구유고집성도、운산속도쾌、저공모적특점.
